對數字電路設計者來說，通孔的電感比電容更重要。每個通孔都有寄生中聯(lián)電感。因為通孔的實體結構小，其特性非常像素集總電路元件。通孔串聯(lián)電感的主要影響是降低了電源旁路電容的有效性，這將使整個電源供電濾波效果變差。

　　旁路電容的目的是在高頻段把兩個電源平面短路在一起。如果假設一個集成電路在a點連接在電源和地平面之間，在b點有一個理想的表面貼裝旁路電容。則預期在芯片焊接點的vcs和地平面之間的高頻阻抗為零。然而，實際情況并非如此。將電容連接到vcc和地平面的每個連接通孔電感引入了一個小的但是可測量到的電感。這個電感的大小近似為：

　　其中，l=通孔電感，nh

　　h=通孔長度，in

　　d=通孔直徑，in

　　因為上式包括一個對數，所以通孔直徑的改變對電感影響很小，但通孔長度的改變可能引起大的變化。

　　通孔對于上升沿速度為1ns的信號的感抗。首先計算電感：

　　h=0.063(通孔長度，in)

　　d=0.016(通孔直徑，in)

　　t10~90%=1.00(上升沿速度，ns)

　　從芯片分路高頻電流，3.8歐的值還不夠低。同時要記住，旁路電容通常一端通過一個通孔連接到地平面，另一端也通過一個通孔連接到+5v平面，因此通孔電感的影響會增加一倍。旁路電容貼裝在板子最靠近電源和地平面的一邊，有利于減少其影響。最后，在電容和通孔之間的任何引線都會增加更多的電感。這些走線應該總是盡量寬一些。

　　在電源和地之間使用多個旁路電容，可以得到非常低的阻抗。對于數字產品，作為一個粗略的準則，假設電源和地平面是理想的導體，電感為零。我們只考慮旁路電容及其相關走線和通孔的電感。在一個特定的范圍內，所有的旁路電容將如同并聯(lián)，降低了電源和地之間的阻抗。產生這個效果的有效半徑等于1/12，其中，1是上升沿的電長度。在1/6的直徑以內，所有電容共同作為一個集總電路。

　　1ns的上升沿在fr-4材料中的傳播長度大約為1=6in。在這個例子中，電容的柵格間距大于1/12=0.5in，將不會有任何好處。

　　對于電源的旁路電容，上升時間越短，旁路會變得越困難。當上升時間縮短時，有效半徑的值也變小。有效半徑內電容的數量隨上升時間的平方而減少。

　　這是一個綜合問題。限隨著上升時間的降低，數字轉折頻率上升，使每個通孔的感抗增加。最后的結果是，對于工作在某一頻率的一個特定配置的旁路電容，當我們把上升時間減半時，其效果將減小8倍。依據該比例準則，從一個工作頻率范圍得到的經驗可以很容易地轉換到一個新的工作頻率范圍。